D’autres optimisations

D’un point de vue électrique, AMD a revu sa stratégie puisque l’on retrouve deux plans séparés d’alimentation dans la puce. Un premier plan va alimenter les quatre cœurs qui disposeront d’une alimentation commune : on ne pourra pas faire varier le voltage des cœurs séparément. L’autre plan d’alimentation est réservé à trois choses. Tout d’abord le cache de niveau 3 qui est effectivement séparé électriquement des caches de niveau 2. En clair, il ne fonctionnera pas à la même fréquence que la puce, ce qui explique en partie ses latences plus faibles. Le contrôleur mémoire DDR2 et le lien HyperTransport de type 3.0 sont également sur ce plan d’alimentation.

L’idée d’AMD est de pouvoir gérer plus finement l’énergie de ses processeurs en pouvant réduire l’alimentation du contrôleur mémoire et du lien HyperTransport lorsque le contrôleur mémoire n’est pas utilisé. Techniquement, le lien HyperTransport 3.0 a été défini pour atteindre un maximum de 20.8 Go/sec dans chaque sens. C’est ce bus qui remplace en effet le « Front Side Bus » utilisé par Intel sur ses processeurs pour communiquer avec le reste de la machine. Toutes les requêtes mémoires passent ainsi par ce bus. Pour fonctionner à pleine vitesse, le lien HT 3.0 doit être cadencé à 2.6 GHz. Dans la pratique, on en est très loin puisque AMD s’est contenté de le faire fonctionner à 1.8 GHz, ce qui représente une bande passante effective de 14.4 Go/sec dans chaque sens. A titre de comparaison, la bande passante des FSB 1333 et 1600 d’Intel est de 10.6 et 12.8 Go/sec. Il est dommage de voir qu’AMD ne puisse pas, pour l’instant, faire fonctionner plus rapidement son second plan d’alimentation, car au-delà de l’augmentation de bande passante qui ne serait pas forcément très utile, c’est surtout la latence du cache de niveau 3 qui pâti de ces choix. Dommage.

Contrôleur mémoire intégré

Nous l’évoquions plus haut, le K10, tout comme le K8, utilise un contrôleur mémoire intégré directement au processeur. Avec le passage à la mémoire DDR2, celui du K8 avait quelque peu perdu de sa superbe, si la bande passante mémoire théorique comme relevée par des utilitaires dédiés étaient très haute, en pratique les applications attendaient trop souvent après leurs données, ralentissant le processeur. Ce n’était pas directement la faute du contrôleur mémoire, nous y reviendrons.

Le contrôleur mémoire du K10 apporte cependant une nouveauté notable. Le contrôleur mémoire double canal agit par défaut comme un contrôleur 128 bits. Dans la notation « Phenom », on parlera de mode Ganged, les deux contrôleurs 64 bits sont agrégés pour pouvoir travailler de concert. C’est censé être le mode idéal pour les applications multimédias ou l’on transfère de larges quantités de donnés. En sus de ce mode, les deux contrôleurs peuvent effectuer des requêtes séparément, on parle de mode Unganged. Il s’agit alors de deux canaux 64 bits indépendants pouvant fonctionner a leur guise. C’est le mode qui semble sur le papier être le plus intéressant dans le cadre d’une utilisation moderne d’applications multiples. Comme vous le verrez plus loin, dans la pratique, ce mode nous a posé de nombreux problèmes.

L’évolution la plus importante sur le plan de la mémoire reste dans l’amélioration des prefetchers. Ces unités sont là pour aller chercher en mémoire centrale les données dont aura besoin le processeur dans les prochaines millisecondes. Ces données étant rapatriées dans la mémoire cache. Pour être efficaces, il faut que ces prefetchers soient mis en œuvre suffisamment à l’avance. C’était à nos yeux le plus gros frein aux performances de l’Athlon X2 dans sa version socket AM2 : l’ajout de la latence de la mémoire DDR2 ralentissait considérablement le travail des prefetchers, poussant les unités de calculs de l’Athlon X2 à devoir attendre les données. Intel était confronté à un problème similaire et a trouvé une solution dans son Core 2.

Historiquement, les processeurs scannaient le flux d’instructions que l’on leur envoyait et anticipaient toutes les instructions de lectures, à concurrence d’une instruction d’écriture. On change ainsi l’ordre dans lequel sont exécutées les instructions, ce qui vaut le nom d’architecture « out of order ». Les instructions d’écriture en mémoire (moins nombreuses) étaient considérées comme des barrières auxquelles on ne pouvait aller au-delà : elles pourraient changer la valeur d’une instruction de lecture qui ferait suite. Intel a mis au point un mécanisme pour vérifier si une lecture suivant une instruction d’écriture est « liée » à cette dernière, ou si l’on peut la faire passer devant. Intel parle de Memory Disambiguation. AMD a repris le même principe pour son Phenom, ce qui engendre en pratique des gains assez significatifs par rapport à l’Athlon X2 dans les situations ou la latence mémoire bloquait, de l’ordre de 30% à fréquence égale.

Terminons en mentionnant la présence de nouvelles instructions « multimédia » avec l’ajout de SSE4A, qui n’a strictement rien à voir avec le SSE4 d’Intel. On aurait aimé qu’AMD n’entretienne pas la confusion. Pour le reste, les unités SSE voient leur efficacité doublée ce qui promet d’assez bonnes choses dans nos tests pratiques.